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논문 기본 정보

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학술저널
저자정보
Wookhyun Kwon (Samsung Electronics) In Jun Park (University of Seoul) Changhwan Shin (University of Seoul)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.15 No.2
발행연도
2015.4
수록면
286 - 291 (6page)

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For highly scalable NAND flash memory applications, a compact (4F2/cell) nonvolatile memory architecture is proposed and investigated via threedimensional device simulations. The back-channel program/erase is conducted independently from the front-channel read operation as information is stored in the form of charge at the backside of the channel, and hence, read disturbance is avoided. The memory cell structure is essentially equivalent to that of the fully-depleted transistor, which allows a high cell read current and a steep subthreshold slope, to enable lower voltage operation in comparison with conventional NAND flash devices. To minimize memory cell disturbance during programming, a charge depletion method using appropriate biasing of a buried back-gate line that runs parallel to the bit line is introduced. This design is a new candidate for scaling NAND flash memory to sub-20 nm lateral dimensions.

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. DEVICE STRUCTURE
Ⅲ. CELL OPERATION
Ⅳ. CHARGE DEPLETION METHOD
Ⅴ. CONCLUSION
REFERENCES

참고문헌 (10)

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