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논문 기본 정보

자료유형
학술저널
저자정보
Jin-Fa Lin (Chaoyang University of Technology)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.17 No.6
발행연도
2017.12
수록면
806 - 814 (9page)
DOI
10.5573/JSTS.2017.17.6.806

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A latch-adder based array multiplier, targeting for low V<SUB>DD</SUB> and low power operations, is presented. It employs a dynamic version C²MOS full adder design incorporating the latch function with the adder cell efficiently. The adder outputs are further equipped with keeper logic. Latch control signals are generated by a chain of delay cells and applied to each row of the adder array. The computations in the adder array are thus aligned row-wise and proceed orderly to reduce spurious signal switching activities. The delay disparity in sum and carry paths within an adder cell is taken into account and time skewed latch control signals are applied separately. Simulation results on 8×8 and 16×16 multiplier designs show the proposed ones have the lowest power consumptions in 5 designs under comparison. The power saving against conventional array multiplier designs is up to 36%. The proposed 8×8 multiplier design is further implemented using the TSMC 0.18 um CMOS technology. When operating in the nominal condition, i.e. (0.6 V, 1 MHz), the design has a measured power consumption of 1.28 uW. For the target 1 MHz working frequency, the required V<SUB>DD</SUB> can be even reduced to 0.5 V and the power consumption is only 0.91 uW.
#Low power #Multiplier #latch-adder

목차

Abstract
I. INTRODUCTION
II. PROPOSED DESIGN
III. SIMULATION AND MEASUREMENT RESULTS
V. CONCLUSIONS
REFERENCES

참고문헌 (9)

참고문헌 신청
N. Ohkubo, M. Suzuki, T. Shinbo, T. Yamanaka, A. Shimizu, K. Sasaki, Y. Nakagome, “A 4.4 ns CMOS 54×54-b multiplier using pass-transistor multiplexer,” IEEE J. Solid-State Circuits, vol. 30, issue 3, pp. 251-257, Mar. 1995. J. S. Wang, P. H. Yang, D. Sheng, “Design of a 3-V 300-MHz low-power 8-b×8-b pipelined multiplier using pulse-triggered TSPC flip-flops,” IEEE J. Solid-State Circuits, vol. 35, issue 4, pp. 583-592, Apr. 2000. T. Sakuta, W. Lee and P. T. Balsara “Delay balanced multipliers for low power/low voltage DSP core,” IEEE Symposium on Low Power Electronics, pp. 36-37, Oct. 1995. K.-S. Chong, B.-H. Gwee and J.-S. Chang, “Low energy 16-bit booth leapfrog array multiplier using dynamic adders”, IET Circuits Devices Syst., vol.1, pp. 170-174, Feb. 2007. M. C. Wen, S. J. Wang and Y. N. Lin, “Low-power parallel multiplier with column bypassing,” IEE Electronics Letters. vol.41, issue 10, pp. 581?583, May. 2005.

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