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자료유형
학술저널
저자정보
Tae-Hyung Yun (Kongju National University) Moonjung Kim (Kongju National University)
저널정보
대한전자공학회 IEIE Transactions on Smart Processing & Computing IEIE Transactions on Smart Processing & Computing Vol.9 No.6
발행연도
2020.12
수록면
491 - 496 (6page)
DOI
10.5573/IEIESPC.2020.9.6.491

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In this study, a double data rate fourth generation (DDR4) memory test board was designed with 3-W wiring spacing and compared against a board with 10-W spacing in terms of signal integrity and power integrity. Applying a 10-W wiring-spacing rule to the board design can reduce crosstalk between signal lines, improving signal quality, but also reduces the efficiency of the wiring area, resulting in an increase in the number of board layers. Therefore, in this study, efficient layer utilization and excellent signal quality are maintained in the board design and analysis stage while wiring signal traces at 3-W intervals. Simulations of the S-parameter, far-end crosstalk, power distribution network impedance, and eye-diagram of the board were performed to analyze the effect of signal quality due to changes in wiring spacing on board design. These results verify that the memory test board on which the 3-W wiring was applied is effective in obtaining a 3.2 Gbps operational speed and proper signal integrity.
#Memory test board #Signal routing #Signal integrity #Power integrity #3-W wiring-spacing rule

목차

Abstract
1. Introduction
2. Design of Memory Test Board
3. Analysis of Memory Test Board
4. Conclusion
References

참고문헌 (16)

참고문헌 신청
J. Jang / 2017 / Refresh-Aware Write Recovery Memory Controller / IEEE Transactions on Computers 66(4):688~701 google schola C.-S. Oh / 2020 / A 1.1V 16GB 640GB/s HBM2E DRAM with a Data-Bus Window-Extension Technique and a Synergetic On-Die ECC Scheme / IEEE International Solid- State Circuits Conference :330~332 google schola J. H. Cho / 2018 / A 1.2V 64Gb 341GB/s HBM2 Stacked DRAM with Spiral Point-to-Point TSV Structure and Improved Bank Group Data Control / IEEE International Solid- State Circuits Conference :208~209 google schola D. U. Lee / 2014 / A 1.2V 8Gb 8-Channel 128GB/s High-Bandwidth Memory (HBM) Stacked DRAM with Effective Microbump I/O Test Methods Using 29nm Process and TSV / IEEE International Solid- State Circuits Conference :432~433 google schola J. Moreira / 2012 / Driver Sharing Challenges for DDR4 High-Volume Testing with ATE / Proc. of IEEE International Test Conference :1~10 google schola

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