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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2023.6
- 수록면
- 28 - 34 (7page)
- DOI
- 10.5573/ieie.2023.60.6.28
이용수
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본 논문에서는 뇌 신경 신호를 처리하기 위한 저전력 및 저잡음 아날로그 프론트엔드 (analog front-end, AFE)를 제안한다. 제안된 AFE는 저잡음 증폭기 (low-noise amplifier, LNA)와 가변이득 증폭기 (programmable gain amplifier, PGA)로 이루어져 있으며, 뇌 신경 인터페이스의 자극기 부분에서 생성된 큰 공통 모드 아티팩트를 견딜 수 있는 공통 모드 제거 루프(common-mode cancellation loop, CMCL) 회로를 포함하고 있다. CMCL회로는 큰 공통 모드 입력이 들어올 때만 동작하도록 비교기와 논리 회로로 제어된다. 또한, PGA는 매우 작은 신경 신호를 증폭시키기 위해 1, 2, 5, 10배의 추가적인 이득조정이 가능하다. 제안된 PGA는 추가 이득조절과 관계없이 일정한 대역폭을 갖도록 설계되었다. 뇌 신경 신호는 서로 다른 주파수 대역을 가지므로 제안된 회로는 협대역 버퍼를 사용하여 대역폭을 제어하여 action potential (AP) 신호와 local field potential(LFP) 신호를 구별하여 기록이 가능하게 설계되었다. High-pass cutoff 주파수는 sub-1 ㎐에서 500 ㎐로 조절이 가능하며 low-pass cutoff 주파수는 290 ㎐에서 12 ㎑로 조절 가능하다. 전체 AFE의 전압 이득은 40 ㏈ - 60 ㏈ 이며, 1 - 12 ㎑ 대역에서 CMCL를 동작하지 않을 때 input referred noise (IRN)는 1.92 ㎶rms이며 CMCL이 동작할 시에는 IRN이 3.2 ㎶rms 이다. 제안된 AFE의 전체전력 소모는 2.6 ㎼이며 0.18-㎛ CMOS 공정을 이용하여 설계하였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 시뮬레이션 결과
Ⅳ. 결론
REFERENCES
참고문헌 (12)
참고문헌 신청
J.-Y. Son and H.-K. Cha, "An ultra low-power ECoG signal recording analog front-end IC", The Institute of Electronics and Information Engineers (J. of the IEIE) SD편 57권, 8호, 2020
H. S. Kim and H.-K. Cha, " An ultra low-power low-noise dual-channel CMOS neural recording analog IC ", The Institute of Electronics and Information Engineers (J. of the IEIE) SD편 55권, 3호, 2018
V. Chaturvedi and B. Amrutur, “An area-efficient noise-adaptive neural amplifier in 130 nm CMOS technology,” IEEE Journal on emerging and selected topics in circuits and systems, vol. 1, no. 4, pp. 536–545, 2011.
X. Thanh Pham et al., “A 1.9 μW 127 nV/√ Hz Bio Chopper Amplifier Using a Noise-Efficient Common Mode Cancelation Loop" 2022 International Conference on Advanced Technologies for Communications (ATC), 2022, pp. 116-120.
H. Chandrakumar and D. Markovic, “An 80-mVpp Linear-Input Range, 1.6-G Ω Input Impedance, Low-Power Chopper Amplifier for Closed-Loop Neural Recording That Is Tolerant to 650-mVpp Common-Mode Interference," IEEE J. Solid-State Circuits (JSSC), vol. 52, no
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